Atmega128, atmega128l - prescaler contra-cronometre 1, 2 și 3

Contoare temporizator prescaler 1, 2 și 3

Temporizatoare, contoare 1, 2 și 3 folosi același prescaler modulul, dar pot utiliza diferite prescaling instalare. Următoarea descriere se aplică tuturor cronometre menționate.

Sursa de ceas intern

Intrarea de ceas al timer-counter poate fi conectat direct la calendarul de sistem, dacă este setat CSn2: 0 = 1. În acest caz, operarea rapidă a contorului temporizatorului maximă atinsă la frecvența sistemului fCLK_I / O. Alternativ, cele patru semnale de ceas derivate la ieșirea prescaler poate fi folosit ca o sursă de ceas. semnal de ceas Împărțit are o frecvență fCLK_I / O / 8, fCLK_I / O / 64, fCLK_I / O / 256 sau fCLK_I / O / 1024.

Prescaler este simplu contorul uni-direcțional, adică Acesta funcționează independent de sincronizare, selectați logica timer-counter și este comună cronometre 1, 2 și 3. Deoarece logica de selecție de sincronizare nu afectează timer-counter în cazul folosirii ea Prescaler de stat este nedefinit. Ca exemplu este incertitudinea care apare după rezoluția cronometrul, cronometrat de prescaler configurarea (6> CSn2: 0> 1). Numărul de cicluri de ceas sistem de rezoluția de timp a cronometrului înainte de primul impuls de numărare poate fi de la 1 la N + 1, în care N - împărțirea raportul prescaler (8, 64, 256 sau 1024).

Este posibil de a efectua o resetare prescaler pentru sincronizarea funcționării acestuia cu cronometrul. Cu toate acestea, ar trebui să ia în considerare posibilitatea unui impact negativ asupra activității altor cronometre care utilizează aceeași prescaler.

Sursa de ceas extern

Semnalul extern conectat la terminalul Tn, poate fi folosit ca un ceas pentru contra-cronometre (clkT1 / clkT2 / clkT3). Ieșirea fiecărui ciclu interogat Tn de ceas sistem de ieșire logica de sincronizare. Semnalul de citire trece deci prin detectorul de margine. Figura 59 este o diagramă funcțională a logicii detector de sincronizare și marginea Tn. Registrele sunt cronometrat de marginea pozitivă a ceasului sistemului intern (clkI / O). detector de margine generează un impuls de ceas clkT1 / clkT2 / clkT3 la determinarea pozitiv (CSn2: 0 = 7) sau negativă (CSn2: 0 = 6) frontală.

Figura 59 - Diagrama funcțională a sincronizator și detector de margine de ieșire Tn

Logica de lucru sincronizator și detector de margine asociată cu întârzierea inițială de ieșire față de 3.5 ... 2.5 TN ciclu de ceas de sistem până când pulsul numărare.

Activarea și dezactivarea trebuie efectuată atunci când este într-o Tn stare stabilă timp de cel puțin un ciclu de ceas sistem de intrare de ceas, în caz contrar există riscul de generare a unui ceas fals sincronizare puls contra-cronometru.

Pentru funcționarea corectă a conversiei logica la fiecare jumătate de ciclu al semnalului de ceas extern trebuie să fie mai mare decât o singură perioadă a ceasului de sistem. Astfel, semnalul de ceas extern trebuie să fie meandru (porozitate 2), cu o frecvență de cel puțin două ori sistemul (fExtClk