Sinteza dispozitivelor secvențiale, pagina 4

Din acest tabel se vede că atunci când C = 1 lucrarea sincron RS-flip-flop este diferit de asincron, iar atunci când C = 0 bistabilului stare de ieșire nu este schimbat.

Pentru a reduce la minimum, la fel ca în toate cazurile anterioare, trebuie să completați harta Karnaugh:

Unități de lipire, având în vedere stările interzise conduce la următorul rezultat:

Dacă introducem următoarea notație, iar funcția logică Q t poate fi scris după cum urmează:

Ie obținut prin RS asincron ecuație flip-flop, dacă variabilele de intrare pentru a utiliza R * și S *.

Pentru a pune în aplicare elemente logice RS-FF sincrone în 2I-nu este necesar pentru a converti funcția de logica rezultată în conformitate cu regula de'Morgana:

Unele opțiuni de implementări de circuit ale logicii pozitive sincron RS- de declanșare de la intrare sunt prezentate în figura de mai jos:

Diagramele de sincronizare ilustrând funcționarea sincronă RS-FF cu logica pozitivă la intrare, prezentată în figura următoare:

Diagrama arată deplasarea puncte săgeți și cruci remarcat nivele logice, la intrările de timp de ceas sosire. zone umbrite, ca și mai înainte, este interzisă de către stat.

O trăsătură caracteristică este faptul că durata semnalului de ieșire Q este un multiplu al perioadei semnalului de ceas.

Două etape sincron RS-zăvor constă din două-o singură etapă și un invertor. Prima etapă primește informația din R și S intrări la timpul impulsului de sincronizare, adică spune că informațiile sunt înregistrate în prima etapă. Al doilea declanșator, adică a doua etapă de declanșare în etapele sincronizării blocat, deoarece în timpul semnalului de ceas de acțiune la intrarea celui de al doilea bistabil este absent. Suprascrierea informațiilor din prima etapă la a doua la momentul impulsului de sincronizare închidere.

În două etape RS-flip-flop este după cum urmează:

Diagramele de sincronizare, care reflectă activitatea în două trepte sincron RS-FF sunt prezentate în figura următoare:

Spre deosebire de RS-bistabilului, o intrare J JK-flip-flop este intrarea unității setarea și un K input - reducerea la zero.

O descriere verbală a logicii asincrone JK-bistabilului: Spre deosebire de RS-declanșare, JK-flip-flop permite unităților de alimentare simultană la intrările J și K. Astfel, comutatorul de declanșare la starea opusă.

Tabel asincron tranziții JK-flip-flop, în conformitate cu o descriere verbală, are următoarea formă: